viernes, 11 de mayo de 2012
VHDL
los lenguajes de descripción de hardware(VHDL) proporcionan medios eficaces para el diseño asistido por computadora(CAD) de redes lógicas digitales. el VHDL es solo un lenguaje de alto nivel que permite describir todas las características importantes de una red lógica de complejidad arbitraria
GAL
matriz lógica genérica (Generic array logic) fueron desarrolladas por Lattice Semiconductor. Una GAL permite implementar cualquier expresión en suma de productos con
un número de variables definidas. El proceso de programación consiste
en activar o desactivar cada celda E2CMOS con el objetivo de aplicar la
combinación adecuada de variables a cada compuerta AND y obtener la suma
de productos.
Las celdas E2CMOS activadas conectan las variables deseadas o sus
complementos con las apropiadas entradas de las puertas AND. Las celdas
E2CMOS están desactivadas cuando una variable o su complemento no se
utiliza en un determinado producto. La salida final de la puerta OR es
una suma de productos. Cada fila está conectada a la entrada de una
puerta AND, y cada columna a una variable de entrada o a su complemento.
Mediante la programación se activa o desactiva cada celda E2CMOS, y se
puede aplicar cualquier combinación de variables de entrada, o sus
complementos, a una puerta AND para generar cualquier operación producto
que se desee. Una celda activada conecta de forma efectiva su
correspondiente fila y columna, y una celda desactivada desconecta la
fila y la columna.
Las celdas se pueden borrar y reprogramar eléctricamente. Una celda
E2CMOS típica puede mantener el estado en que se ha programado durante
20 años o más. Las macroceldas lógicas de salida (OLMCs) están formadas
por circuitos lógicos que se pueden programar como lógica combinacional o
como lógica secuencial. Las OLMCs proporcionan mucha más flexibilidad
que la lógica de salida fija de una PAL.
ispLEVER Classic Software.
Su descarga es gratuita solo se deben registrar.
MATERIAL:
1- Gal16v8.
1- Led.
1- Resistor de 220.
6- Pushbutton.
6- Resistores de 10k.
Programa en vhdl:
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity mux41 is
port(
sel: in std_logic_vector ( 1 downto 0 ); //sel se describe de dos bits
e1: in std_logic ;
e2: in std_logic ;
e3: in std_logic ;
e4: in std_logic ;
sal: out std_logic );
end;
architecture behavioral of mux41 is
begin
process(e1,e2,e3,e4,sel)
begin
case sel is
when "00"=>sal<=e1;
when "01"=>sal<=e2;
when "10"=>sal<=e3;
when "11"=>sal<=e4;
when others=>null;
end case;
end process;
end behavioral;
Configuracion de entradas y salidas del gal (lo arroja el programa).
Funcionamiento:
sel_0=0 y sel_1= 0 la sal es = e1.
sel_0=1 y sel_1= 0 la sal es = e2.
sel_0=0 y sel_1= 1 la sal es = e3.
sel_0=1 y sel_1= 1 la sal es = e4.
Despues de compilar el programa se simulo en proteus.
Para simularlo en proteus dar doble clic en el gal y buscar el archivo .jed que esta en la carpeta gal del archivo que van a bajar.
Circuito en proteus.
Condición sel_0=0 sel_1=0 la sal = E1.
Condición sel_0=1 sel_1=1 la sal =E4.
Descarga de archivo con simulacion y programa en vhdl:
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